تبلیغات
مهندسی برق الکترونیک - طراحی PLL
 
مهندسی برق الکترونیک
صفحه نخست            تماس با مدیر            پست الکترونیک           RSS            ATOM

حلقه های قفل شونده فاز(PLLs)، بلوکهای ساختاری مهمی در سیستم های ارتباطی مدرن هستند. یک PLL سیگنال ساعتی با رنج فرکانسی نسبتأ وسیع برای کنترل پروسه هایی مثل تغییرات ولتاژ و دما تولید می کند. با مدارات مقیاس پایین یکپارچه CMOS، منبع تغذیه ولتاژ برای داشتن توان پایین در کاربردهای مقیاس نانو، کاهش می یابد. بنابراین، اسیلاتور کنترل شده با ولتاژ(VCO) که فرکانس خروجی را تولید می کند نیاز به ثابت تنظیم بزرگی (KVCO) دارد.

متأسفانه، برای مدارات مجتمع PLLs، ثابت تنظیم بزرگ منجر به افزایش نویز ورودی روی خط کنترل فرکانس خروجی مدار می گردد.[1]

در این مقاله، در بخش (2)  مدار آشکار ساز فاز و فرکانس Lead & Lag، در بخش (3) مدار پمپ بار، در بخش (4) مدار اسیلاتور کنترل شده با ولتاژ پوش پول کلاس C با سلف فعال، در بخش (5) مدار PLL پیشنهادی در منطق 0.18 CMOS و در بخش (6) نتایج حاصله، ارائه گشته است. نهایتأ، در بخشVII  نتیجه گیری کلی آورده شده است.


جهت سفارش مقاله با ما تماس بگیرید.
E.Alizade38@gmail.com





نوع مطلب :
برچسب ها :
لینک های مرتبط :

چهارشنبه 30 دی 1394
دوشنبه 23 مرداد 1396 03:54 ب.ظ
Hi there, I enjoy reading all of your article post.
I like to write a little comment to support you.
 
لبخندناراحتچشمک
نیشخندبغلسوال
قلبخجالتزبان
ماچتعجبعصبانی
عینکشیطانگریه
خندهقهقههخداحافظ
سبزقهرهورا
دستگلتفکر


آمار وبلاگ
  • کل بازدید :
  • بازدید امروز :
  • بازدید دیروز :
  • بازدید این ماه :
  • بازدید ماه قبل :
  • تعداد نویسندگان :
  • تعداد کل پست ها :
  • آخرین بازدید :
  • آخرین بروز رسانی :